VLSI

האם יש דבר כזה Deep PWell שבאמצעותו ניתן לחבר את המצעים של הPmos למתחים שונים?

אחי למיטב ידיעתי בגלל שהPMOS נמצאים בין כה וכה בNWELL אז אני חושב שכול עוד PMOS נמצא בNWELL אחר מאשר PMOS אחר אתה יכול לשים מתח שונה במצעים של כול אחד מהם.

Lecture 2: Process and Layout page 12/64  Can we change the body voltage of an nMOS transistor?  Yes, using a “triple well” process!

Lecture 3: page 56/85  Reminder: we have degraded mobility due to: » Velocity Saturation » Surface Scattering » …and in general, we want more speed!  There are a number of solutions that are currently used or are being developed: » Strained Silicon » Miller Index » Different Materials

Lecture 4: Interconnect page 14/62 Cpp ~ W*L

Cpp=(eps/t)*(W*L)

Lecture 4 - Interconnect page 28/62 R=ro*L/H*W page 30/62 silicide -low resistance page 32/62 Contact/Vias add extra resistance

Lecture 4 - Interconnect page 59/62 So whereas device speed increases with scaling: » Local interconnect speed stays constant  What can we do? » Keep the wire thickness (H) fixed. » This would provide 1/S for local wire delays

Lecture 6: Memory Design page 62/99 Why is this a better solution? » Each Address driver is only driving the gates of the predecoders – less capacitance\area. » We saved a ton of area by “sharing” gates.

ב-3T DRAM צריך לבצע refresh לזיכרון - למה זה נכון? לא פוגעים במידע ב3T DRAM

ב 3T יש זרמי זליגה (ולכן צריך לחדש כל כמה זמן את המידע) אבל קריאה אינה פוגעת במצב התא (אתה בודק האם M2 פתוח=שמור 1 לוגי)

Lecture 6: Memory Design page 76/99 -3T DRAM page 78/99 -1T DRAM 1T DRAM-Read is destructive. Write back is necessary

Lecture 7: Designing Sequential Logic Circuits Page 35/89 Tcq = T3+ I6 Page 38/89 Tsetup = I1+T1+I3+I2 Page 42/89 Thold = -I1

tpd פרופורציונלי לRC וR פרופורציונלי ל V אז אם נגדיל את V נגדיל את הtpd ולכן נקטין את התדר וזה יסדר את האי שיוויון של Tsetup(הרצאה 7 עמוד 57)

איך??????

נראלי שיש להם פה טעות כי בסיכום של אלירן כתוב H TREE